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6.4??創(chuàng)建設(shè)計(jì)工程
本節(jié)將重點(diǎn)講述如何在ISE下創(chuàng)建一個(gè)新的工程。要完成一個(gè)設(shè)計(jì)，第一步要做的就是新建一個(gè)工程。具體創(chuàng)建一個(gè)工程有以下幾個(gè)步驟。
（1）打開(kāi)Project?Navigator，啟動(dòng)ISE集成環(huán)境。
ISE的啟動(dòng)請(qǐng)參見(jiàn)6.2節(jié)。
（2）選擇“File”/“New?Project”菜單項(xiàng)，啟動(dòng)新建工程對(duì)話框。
會(huì)彈出如圖6.9的對(duì)話框。
如圖6.9所示，新建工程時(shí)需要設(shè)置工程名稱和新建工程的路徑，還要設(shè)置頂層模塊的類型，具體各個(gè)類型解釋如表6.1所示。
圖6.9??新建工程對(duì)話框
表6.1 頂層模塊類型說(shuō)明
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頂層模塊類型 |
類?型?說(shuō)?明 |
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HDL |
硬件描述語(yǔ)言（Verilog或VHDL），用描述語(yǔ)言將各底層模塊連接起來(lái) |
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Schematic |
原理圖，頂層模塊可以用原理圖將各底層模塊連接起來(lái)，比較直觀 |
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EDIF |
工業(yè)標(biāo)準(zhǔn)網(wǎng)表格式 |
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NGC/NGO |
綜合后輸出的文件格式，可以直接被NGDBuild讀取 |
（3）設(shè)置工程屬性。
啟動(dòng)新建工程對(duì)話框后，單擊“下一步”按鈕進(jìn)入工程屬性對(duì)話框設(shè)置，如圖6.10所示。
圖6.10??設(shè)置工程屬性對(duì)話框
?
如圖6.10所示，需要設(shè)置如表6.2所示內(nèi)容。
表6.2 新建工程屬性說(shuō)明
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設(shè)?置?選?項(xiàng) |
設(shè)?置?內(nèi)?容 |
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Device?Family |
設(shè)置FPGA是哪一系列的，如Spartan3、Spartan3E、Virtex等 |
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Device |
設(shè)置FPGA的具體型號(hào)，每個(gè)系列的FPGA下都有很多型號(hào)，要根據(jù)實(shí)際工程中應(yīng)用的FPGA進(jìn)行選擇 |
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Package |
設(shè)置FPGA的封裝格式，如PQ208、FG456等，對(duì)不同的封裝格式，用戶在約束引腳時(shí)會(huì)有所不同 |
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Speed?Grade |
設(shè)置速度等級(jí)，如-4、-5、-6，數(shù)字越大速度越快 |
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Top-Level?Module?type |
設(shè)置頂層模塊的類型 |
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Synthesis?Tool |
設(shè)置設(shè)計(jì)中采用的綜合工具，可以是Xilinx自帶的XST，如果安裝了第三方工具，也可以選擇第三方綜合工具，如Synplify/Synplify?Pro等 |
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Simulator |
設(shè)置設(shè)計(jì)中采用的仿真工具，可以是ISE自帶的ISE?simulator，如果安裝了第三方工具M(jìn)odelSim，也可以設(shè)置為ModelSim |
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Generated?Simulation Language |
如果采用ISE自帶的仿真工具ISE?Simulator，利用HDL?Bencher可以在圖形界面下編輯測(cè)試波形，直接生成測(cè)試激勵(lì)文件，這里是設(shè)置生成測(cè)試激勵(lì)文件的語(yǔ)言類型 |
（4）為工程新建資源。
設(shè)置完工程屬性后，單擊“下一步”按鈕，出現(xiàn)為工程新建資源的對(duì)話框，如圖6.11所示。
新建工程時(shí)可以直接為新建的工程新建資源，單擊“New?Source”按鈕會(huì)彈出新建資源的對(duì)話框，如圖6.12所示。
這一步在新建工程時(shí)并不是必須的，如果在創(chuàng)建新的工程時(shí)沒(méi)有為工程新建資源，可以在以后設(shè)計(jì)中再新建。如果工程創(chuàng)建完畢后需要新建資源，可以選擇“Project”/“New?Source”選項(xiàng)，也會(huì)彈出如圖6.12所示的新建資源的對(duì)話框。
圖6.11??為新建工程新建資源對(duì)話框?? 圖6.12??新建資源對(duì)話框
?
具體新建資源的類型說(shuō)明如表6.3所示。
表6.3 新建資源類型說(shuō)明
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新建資源類型 |
類?型?說(shuō)?明 |
ISE中對(duì)應(yīng)的處理工具 |
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Embedded?Processor |
需要安裝Xilinx?EDK工具 |
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IP（Corgen&Architecture?Wizard） |
IP核 |
IP核生成器（Core?Generator） |
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Schematic |
原理圖 |
原理圖生成器（ECS） |
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State?Diagram |
狀態(tài)轉(zhuǎn)移圖 |
狀態(tài)圖編輯器（StateCAD） |
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Test?Bench?Waveform |
測(cè)試激勵(lì)波形 |
測(cè)試激勵(lì)生成器HDL?Bencher |
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User?Document |
工程說(shuō)明文件 |
文本編輯器 |
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Verilog?Module |
Verilog源代碼 |
HDL語(yǔ)言編輯器（HDL?Editor） |
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Verilog?Test?Fixture |
Verilog測(cè)試激勵(lì) |
HDL語(yǔ)言編輯器（HDL?Editor） |
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VHDL?Library |
VHDL庫(kù) |
HDL語(yǔ)言編輯器（HDL?Editor） |
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VHDL?Module |
VHDL源代碼 |
HDL語(yǔ)言編輯器（HDL?Editor） |
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VHDL?Package |
VHDL包 |
HDL語(yǔ)言編輯器（HDL?Editor） |
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VHDL?Test?Bench |
VHDL測(cè)試激勵(lì) |
HDL語(yǔ)言編輯器（HDL?Editor） |
（5）為工程添加現(xiàn)有資源。
單擊“下一步”按鈕，出現(xiàn)如圖6.13所示對(duì)話框。如果工程的源代碼已經(jīng)編輯好，可以單擊“Add?Source”按鈕為新建的工程添加資源，這一步與上一步一樣，都不是必需的。如果工程已經(jīng)創(chuàng)建完畢，可以通過(guò)選擇“Project”/“Add?Source”選項(xiàng)為工程添加資源。
（6）單擊“完成”按鈕，創(chuàng)建工程。
單擊“下一步”按鈕，會(huì)出現(xiàn)一個(gè)對(duì)話框，顯示工程的相關(guān)信息，如圖6.14所示，如有設(shè)置錯(cuò)誤可單擊“上一步”按鈕進(jìn)行修改。上述各步驟均設(shè)置好后，單擊“完成”按鈕就可以創(chuàng)建工程了。
?? 圖6.13??為新建工程添加資源對(duì)話框?? 圖6.14??工程信息對(duì)話框
?
按上述步驟就可以完成一個(gè)新工程的創(chuàng)建。新工程創(chuàng)建完畢后，就可以通過(guò)新建或添加現(xiàn)有文件為工程添加資源，按照ISE的FPGA設(shè)計(jì)流程進(jìn)行設(shè)計(jì)。
工程創(chuàng)建完畢后，如果需要修改工程的屬性可以右鍵單擊圖標(biāo)。選擇“Properties”選項(xiàng)，如圖6.15所示，可以對(duì)工程的屬性進(jìn)行修改。
如果想更改工程的名稱，同樣右鍵單擊圖標(biāo)，選擇“Properties”選項(xiàng)，彈出如圖6.16所示對(duì)話框，可以更改工程的名稱。
?????????????圖6.15??更改工程屬性??????? 圖6.16??更改工程名稱
