漢字點(diǎn)陣顯示系統(tǒng)的設(shè)計與實現(xiàn)VHDL代碼Quartus仿真

名稱：漢字點(diǎn)陣顯示系統(tǒng)的設(shè)計與實現(xiàn)VHDL代碼Quartus仿真

軟件：Quartus

語言：VHDL

代碼功能：

漢字點(diǎn)陣顯示系統(tǒng)的設(shè)計與實現(xiàn)

屬性:綜合性

實驗?zāi)康?設(shè)計并制作一個LED漢字點(diǎn)陣顯示系統(tǒng)。

實驗內(nèi)容:實現(xiàn)16×16點(diǎn)陣的任意漢字的左右及上下滾屏顯示,并制作本校學(xué)生會工作的廣告、通知標(biāo)語。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. 仿真圖

整體仿真圖

局部放大

局部放大

分頻模塊仿真圖

控制模塊仿真圖

局部放大

局部放大

部分代碼展示:

LIBRARY?ieee;
???USE?ieee.std_logic_1164.all;
--16*16點(diǎn)陣
ENTITY?led_16X16?IS
???PORT?(
??????clk??????:?IN?STD_LOGIC;--時鐘
??????rst_p????:?IN?STD_LOGIC;--復(fù)位
??????dir_sw1??:?IN?STD_LOGIC;--方向(同方向的正反切換)
??????dir_sw2??:?IN?STD_LOGIC;--方向(左右和上下切換)
??????hang?????:?OUT?STD_LOGIC_VECTOR(15?DOWNTO?0);--行
??????lie??????:?OUT?STD_LOGIC_VECTOR(15?DOWNTO?0)--列
???);
END?led_16X16;
ARCHITECTURE?trans?OF?led_16X16?IS
???COMPONENT?led_ctrl?IS
??????PORT?(
?????????clk??????:?IN?STD_LOGIC;
?????????clk_1????:?IN?STD_LOGIC;
?????????rst_p????:?IN?STD_LOGIC;
?????????dir_sw1??:?IN?STD_LOGIC;
?????????dir_sw2??:?IN?STD_LOGIC;
?????????hang?????:?OUT?STD_LOGIC_VECTOR(15?DOWNTO?0);
?????????lie??????:?OUT?STD_LOGIC_VECTOR(15?DOWNTO?0)
??????);
???END?COMPONENT;
???
???COMPONENT?div_clk?IS
??????PORT?(
?????????clk??????:?IN?STD_LOGIC;
?????????clk_shift?:?OUT?STD_LOGIC
??????);
???END?COMPONENT;
????
???SIGNAL?clk_shift??:?STD_LOGIC;--滾動時鐘1Hz
BEGIN
--分頻模塊
???i_div_clk?:?div_clk
??????PORT?MAP?(
?????????clk????????=>?clk,--50M
?????????clk_shift??=>?clk_shift--1Hz
??????);
???
???
--控制模塊???
???i_led_ctrl?:?led_ctrl
??????PORT?MAP?(
?????????clk??????=>?clk,--50M
?????????clk_1????=>?clk_shift,
?????????rst_p????=>?rst_p,
?????????dir_sw1??=>?dir_sw1,--方向(同方向的正反切換)
?????????dir_sw2??=>?dir_sw2,--方向(左右和上下切換)
?????????hang?????=>?hang,--行
?????????lie??????=>?lie--列
??????);
???
END?trans;

點(diǎn)擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=577