數字ic設計

• “從大專到上岸數字IC設計，因為我不怕頭鐵”

  我的經歷可能比較坎坷，我高考之后首先是進入了大專學習，后面開始專升本到一個二本，隨后考研到浙大。一路走來給我的感覺就是，有時候不要怕頭鐵，只要有了目標就去努力實現，就像現在咱們在修真院學習芯片相關的知識一樣，大家都是奔著一份好工作而去，需要付出一些心力。

  IC修真院

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  01/27 10:30

  數字ic設計

  
• 數字IC設計中的分段時鐘樹綜合

  為什么需要分段去做時鐘樹呢？因為在某些情況下，按照傳統(tǒng)的方法讓每一個clock group單獨去balance，如果不做額外干預，時鐘樹天然是做不平的。

  志芯

  1.1萬

  2024/09/01

  ic設計 數字ic設計

  
• 數字IC設計中異步FIFO的時序約束

  使用異步FIFO同步源自不同時鐘域的數據是在數字IC設計中經常使用的方法。在異步FIFO中，讀指針在讀時鐘域，寫指針在寫時鐘域，所以不能單獨運用一個計數器去產生空滿信號了。因此，須要將寫指針同步到讀時鐘域去產生空信號，將讀指針同步到寫時鐘域去產生滿信號。

  志芯

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  2024/03/27

  數字ic設計 時序約束

  
• 數字IC中后端設計中的“三化”升維

  做數字IC中后端設計一定年限后，如何拓展技能的廣度和深度呢，將自己的思考總結為“三化”，就是“流程自動化”，“局部整體化”，“數字模擬化”。中的“三化”升維

  志芯

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  2024/02/20

  數字IC 數字ic設計

  
• Vim的基本使用方法

  Vim是做數字IC設計、驗證最流行的編輯器，沒有之一。下面介紹一下基本使用方法。

  陳鋒

  1754

  2024/02/07

  數字ic設計 Vim

  
• 復雜大規(guī)模數字芯片設計，迎來簡單“解題思路”

  時間來到2024年，Chiplet勁頭不減。MIT科技評論將其列為2024年的十大突破性技術之一；中國新推出的《芯粒間互聯通信協議》標準從1月1日起開始實施；Intel在近日CES上也推出了其第一個Chiplet汽車SoC平臺，將AI PC帶入到了智能汽車中。

  TechSugar

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  2024/01/18

  芯片設計 chiplet

  
• 數字IC設計中的update io clock latency

  本文基于innovus工具討論。基于block level的設計進行時序分析，如果在SDC和flow腳本中對clock 沒有設置source clock latency 和network ?clock latency，在ccopt之前clock模式是ideal的，所有的clock latency都是按照0計算。

  志芯

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  2024/01/17

  數字ic設計

  
• 數字IC設計工程師成長四階段是怎樣的？

  《中國集成電路產業(yè)人才發(fā)展報告》是業(yè)內和IC設計、IC人才都息息相關的一份報告。從報告數據來看，無在半導體產業(yè)的哪個環(huán)節(jié)，個人發(fā)展路徑和年薪待遇都是逐級攀升的趨勢。那么從小白助理級，到總監(jiān)專家級，到底要經歷怎樣的成長階段呢？

  IC修真院

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  2023/11/14

  ic設計 芯片工程師

  
• 后端設計是個啥？

  最近的私信咨詢里，很多同學分不清數字IC設計前端和后端的區(qū)別，前端設計似乎很容易理解，簡單來說就是敲代碼的，只不過沒有用C++和python，用的是硬件描述語言Verilog。

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  2022/01/21

  工程師 數字ic設計
• 招聘 | 小米數字IC筆試題及答案解析(二)

  除法器的Verilog RTL實現。16bitA，8bitB。C=A/B （15分）；除法器的Verilog RTL實現。16bitA，8bitB。C=A/B （15分）；簡要描述AHB總線協議。包括有哪些信號，簡要描述信號的作用（15分）

  IC修真院

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  2022/01/20

  工程師 數字ic設計
• 招聘 | 小米數字IC筆試題及答案解析(一)

  當一個乘法器需要10個cycle才能完成計算任務，對其需要設置multicycle，setup會設置為10，hold設置為？

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  2022/01/20

  工程師 數字ic設計
• 數字IC設計工程師筆試面試題（五）

  畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢;設計一個自動售貨機系統(tǒng)，賣soda水的，只能投進三種硬幣，要正確的找回錢數；設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零。

  IC修真院

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  2022/01/20

  工程師 數字ic設計
• 數字IC設計工程師筆試面試題（四）

  給出某個一般時序電路的圖，有Tsetup，Tdelay，Tck->q（Tco），還有 clock的delay,寫出決定最大時鐘的因素，同時給出表達式。

  IC修真院

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  2022/01/20

  工程師 數字ic設計
• 數字IC設計工程師筆試面試題（三）

  A,B,C,D,E進行投票,多數服從少數,輸出是F(也就是如果A,B,C,D,E中1的個數比0 多,那么F輸出為1,否則F為0),用與非門實現,輸入數目沒有限制？（與非-與非形式）

  IC修真院

  493

  2022/01/20

  工程師 數字ic設計
• 數字IC設計工程師筆試面試題（二）

  查找表（look-up-table）簡稱為LUT，LUT本質上就是一個RAM。目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有 4位地址線的16x1的RAM。

  IC修真院

  654

  2022/01/20

  工程師 數字ic設計
• 數字IC設計工程師筆試面試題（一）

  什么是同步邏輯和異步邏輯？同步電路和異步電路的區(qū)別？時序設計的實質？建立時間與保持時間的概念是什么？

  IC修真院

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  2022/01/20

  工程師 數字ic設計
• 數字IC設計如何快速入門？

  當大家在尋求這個問題的答案時，一定要先區(qū)分兩個概念：高效入門和速成。數字IC設計，是不存在速成的。

  IC修真院

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  2021/11/09

  ic設計 數字ic設計

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