在半導體SiGe工藝中，為什么需要分兩步生長？

在半導體 SiGe 工藝中，分兩步生長低摻雜 Ge 層和高摻雜 Ge 層主要基于以下多方面的工藝優(yōu)化需求：

1. 緩解晶格失配應力

晶格常數(shù)差異：Ge的晶格常數(shù)（5.66 ?）比Si（5.43 ?）大約4%，直接在 Si 襯底上生長高摻雜 Ge 層會因晶格失配產生高應力，導致位錯等缺陷。第一步低摻雜 Ge 層作為緩沖層，通過較低的摻雜濃度和漸變的 Ge 含量（如從 Si 到 SiGe 的過渡），逐步釋放晶格應力，為后續(xù)高摻雜層提供穩(wěn)定的生長基礎。例如，在 PMOS 源漏區(qū)，先生長低 Ge 含量的 SiGe 緩沖層，再外延高 Ge 含量的 SiGe 層，可有效抑制應變弛豫，提升溝道壓應力強度。

梯度緩沖層：先生長低摻雜Ge（如低Ge含量SiGe層），可形成漸變的晶格過渡層，逐步適應Si襯底的晶格常數(shù)，減少界面缺陷，提高后續(xù)高Ge濃度層的晶體質量。

2. 優(yōu)化電學性能

載流子遷移率：低摻雜Ge層可減少雜質散射，保持較高的載流子遷移率，這對高頻器件（如HBTs）的基區(qū)性能至關重要。

后續(xù)高摻雜：在低摻雜層上再生長高摻雜Ge層，可實現(xiàn)低電阻接觸（如HBT的基極接觸），同時避免過早的高摻雜導致缺陷或雜質擴散。

3. 控制應變工程

應變調制：對于 PMOS 器件，高摻雜 SiGe 源漏區(qū)引入的壓應力可顯著提升空穴遷移率。分步生長通過調整 Ge 含量和摻雜濃度，可精確控制應力分布，例如在溝道附近形成 “鉆石形” SiGe 結構，增強局部應力強度。類似地，NMOS 器件通過分步外延 SiC 或摻碳 Si 層，可引入張應力優(yōu)化電子遷移率。

4. 界面質量與可靠性

減少界面缺陷：低摻雜Ge層作為緩沖層可平滑界面，降低高摻雜Ge與Si襯底之間的界面態(tài)密度，改善器件可靠性和噪聲特性。

抑制擴散：高摻雜Ge層若直接接觸Si襯底，高溫工藝中摻雜劑（如硼）可能向襯底擴散，兩步生長可隔離此效應。

5. 工藝靈活性

獨立優(yōu)化：兩步生長允許分別優(yōu)化低摻雜層的晶體質量和高摻雜層的電學特性（如通過調整Ge含量、摻雜濃度和厚度）。

典型應用示例：SiGe異質結雙極晶體管（HBT）

基區(qū)結構：低摻雜SiGe層作為本征基區(qū)（高遷移率），高摻雜SiGe層作為外基區(qū)（低接觸電阻），兩者結合實現(xiàn)高頻率、高電流增益。

總結

兩步生長法通過梯度應變控制、缺陷管理和電學性能優(yōu)化，平衡了材料質量與器件需求，是SiGe工藝中提升器件性能與可靠性的關鍵手段。

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