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名稱：基于FPGA的定時(shí)提醒裝置Verilog（代碼在文末付費(fèi)下載）

軟件：Quartus

語(yǔ)言：Verilog

要求：

（1）撥動(dòng)開關(guān)K1（擴(kuò)展要求按下S1鍵后），七段數(shù)碼管開始從3倒計(jì)時(shí)，每秒計(jì)數(shù)減1，當(dāng)減到0時(shí)，保持0顯示，同時(shí)紅燈閃爍。

（2）外部輸入脈沖信號(hào)頻率為1mhz；

（3）擴(kuò)展要求：開關(guān)由撥動(dòng)開關(guān)變?yōu)榘存IS1按鍵消抖，led燈閃爍+自主設(shè)計(jì)。

本代碼已在實(shí)驗(yàn)箱驗(yàn)證：

演示視頻：

三、設(shè)計(jì)原理：

（1）消抖的原理：按鍵默認(rèn)輸入邏輯‘1’，當(dāng)有按鍵按下時(shí)對(duì)應(yīng)的輸入為邏輯‘0’（但會(huì)存在抖動(dòng)），當(dāng)FPGA開始檢測(cè)到該引腳從‘1’變?yōu)椤?’后開始定時(shí)（按鍵抖動(dòng)時(shí)間大約10ms），定時(shí)時(shí)間結(jié)束后若該引腳仍然為‘0’則表示確實(shí)發(fā)生按鍵按下，否則視為抖動(dòng)而不予以理會(huì)；按鍵松開過程的消抖處理和按下時(shí)原理一樣。

（2）計(jì)數(shù)：輸入脈沖信號(hào)為1mhz，七段數(shù)碼管顯示改變?yōu)?s，需要計(jì)數(shù)脈沖信號(hào)或者設(shè)計(jì)分頻器。

（3）七段數(shù)碼管顯示：七段數(shù)碼管是電子開發(fā)過程中常用的輸出顯示設(shè)備。在實(shí)驗(yàn)系統(tǒng)中使用的是兩個(gè)四位一體、共陰極型七段數(shù)碼管。其單個(gè)靜態(tài)數(shù)碼管如下圖4-1所示。

圖4-1 ?靜態(tài)七段數(shù)碼管

由于七段數(shù)碼管公共端連接到GND（共陰極型），當(dāng)數(shù)碼管的中的那一個(gè)段被輸入高電平，則相應(yīng)的這一段被點(diǎn)亮。反之則不亮。共陽(yáng)極性的數(shù)碼管與之相么。四位一體的七段數(shù)碼管在單個(gè)靜態(tài)數(shù)碼管的基礎(chǔ)上加入了用于選擇哪一位數(shù)碼管的位選信號(hào)端口。八個(gè)數(shù)碼管的a、b、c、d、e、f、g、h、dp都連在了一起，8個(gè)數(shù)碼管分別由各自的位選信號(hào)來控制，被選通的數(shù)碼管顯示數(shù)據(jù)，其余關(guān)閉。

數(shù)碼管顯示模塊的電路原理如圖4-2所示，表4-1是其數(shù)碼管的輸入與FPGA的管腳連接表。