8輸入同或門設(shè)計VHDL代碼Quartus仿真

名稱：8輸入同或門設(shè)計VHDL代碼Quartus仿真

軟件：Quartus

語言：VHDL

代碼功能：

輸入同或門設(shè)計

要求：設(shè)計8輸入同或門，輸入全為0或者全為1則輸出為1，否則輸出為0。

使用VHDL語言描述。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖（根據(jù)程序自動生成）

5. 仿真圖

部分代碼展示:

LIBRARY?ieee;
???USE?ieee.std_logic_1164.all;
ENTITY?XNOR_8?IS
???PORT?(
??????in_1????:?IN?STD_LOGIC;--輸入1
??????in_2????:?IN?STD_LOGIC;--輸入2
??????in_3????:?IN?STD_LOGIC;--輸入3
??????in_4????:?IN?STD_LOGIC;--輸入4
??????in_5????:?IN?STD_LOGIC;--輸入5
??????in_6????:?IN?STD_LOGIC;--輸入6
??????in_7????:?IN?STD_LOGIC;--輸入7
??????in_8????:?IN?STD_LOGIC;--輸入8
??????xnor_o??:?OUT?STD_LOGIC--輸出同或結(jié)果
???);
END?XNOR_8;

點擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=544