名稱:mealy型狀態(tài)機(jī)設(shè)計(jì)Verilog代碼Quartus仿真。對(duì)于圖7-1所示的狀態(tài)圖和狀態(tài)機(jī)框圖,將其實(shí)現(xiàn)為Mealy型狀態(tài)機(jī)(Mealy type state machine),輸出信號(hào)是否存在“毛刺(burr)”沒有要求,寫出其VERILOG HDL源代碼(包括entity和architecture)并畫出結(jié)果電路圖,要求調(diào)試通過(guò)。